죄송합니다. 더 이상 지원되지 않는 웹 브라우저입니다.

반도체네트워크의 다양한 최신 기능을 사용하려면 이를 완전히 지원하는 최신 브라우저로 업그레이드 하셔야 합니다.
아래의 링크에서 브라우저를 업그레이드 하시기 바랍니다.

Internet Explorer 다운로드 | Chrome 다운로드

자일링스, 버텍스 울트라스케일+ FPGA에 56G PAM4 트랜시버 기술 통합



유선 및 데이터 센터 상호 연결을 위해 차세대 이더넷 배치를 가속화하는 디바이스



자일링스는 업계를 선도하고 있는 버텍스 울트라스케일+(Virtex® UltraScale+™) FPGA에 56G PAM4 트랜시버 기술을 통합한다고 발표했다. 16나노 핀펫(FinFET)+ FPGA 패브릭에 구축되고 검증된 이 디바이스는 버텍스 제품 라인을 확장시켜 차세대 이더넷 배치를 제공하고, 기존 시스템을 차세대 백플레인, 광학 및 고성능 인터커넥트에 유연하게 마이그레이션 한다.

유선 통신, 데이터 센터 및 무선 백홀 애플리케이션을 대상으로 하는 통합 디바이스를 사용하면, 고객은 56G+ 라인 속도에서 데이터 전송의 물리적인 한계를 극복함으로써 기존의 인프라에서 대역폭을 두 배로 늘릴 수 있다.

자일링스의 SerDes 테크놀로지 그룹 부사장인 켄 창(Ken Chang)은 "자일링스는 16나노 FPGA에 56G PAM4를 결합해 트랜시버 기술을 주도하고 있다"며, "이러한 새로운 디바이스는 검증된 FPGA를 기반으로 구축되며, 곧 배치될 광학, ASIC 및 백플레인과 함께 다양하게 활용될 것이다"라고 전했다.

이번 발표를 통해 자일링스는 2016년에 16나노 프로그래머블 디바이스에서 56G PAM4 트랜시버 기술을 최초로 선보인 이후, 또 다른 기술적인 혁신을 주도하고 있음을 보여줬다.

자일링스 웹사이트에서 56G PAM4 기술 데모를 확인할 수 있다.


leekh@semiconnet.co.kr
(끝)
<저작권자(c) 반도체네트워크, 무단 전재-재배포 금지>


PDF 다운로드

개인정보보호법 제15조에 의한 수집/이용 동의 규정과 관련하여 아래와 같이 PDF 다운로드를 위한 개인정보 수집 및 이용에 동의하십니까? 동의를 거부할 수 있으며, 동의 거부 시 다운로드 하실 수 없습니다.

이메일을 입력하면,
(1) 신규참여자 : 성명/전화번호/회사명/분야를 입력할 수 있는 입력란이 나타납니다.
(2) 기참여자 : 이메일 입력만으로 다운로드가 가능합니다.

×

회원 정보 수정



* 가입시 이메일만 입력하신 회원은 이름란을 비워두시면 됩니다.